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CC1000是一款真正的单芯片UHF收发器

时间:2019-5-7, 来源:互联网, 文章类别:元器件知识库

CC1000是真正的单芯片UHF收发器设计用于非常低的功率和极低电压无线应用。该电路主要用于ISM(工业,科学和医疗)和SRD(短程设备)频率频段分别为315,433,868915 MHz,但是可以轻松编程进行操作300-1000 MHz的其他频率.

CC1000应用

超低功耗UHF无线数据

发射器和接收器

315 / 433/868和915 MHz ISM / SRD

乐队系统

RKE - 双向遥控无钥匙进入

家庭自动化

无线警报和安全系统

AMR-自动抄表

低功率遥测

游戏控制器和高级玩具

范围。

CC1000的主要操作参数

因此,可以通过串行总线进行编程

使CC1000非常灵活和容易

使用收发器。在典型的系统中

CC1000将与a一起使用

微控制器和一些外部被动

组件。

CC1000基于Chipcon的SmartRF®0.35μmCMOS技术。

特征

真正的单芯片UHF RF收发器

极低的电流消耗

频率范围300 - 1000 MHz

集成的位同步器

高灵敏度(典型值为-110 dBm,2.4

波特)

可编程输出功率-20至

10 dBm

体积小(TSSOP-28或UltraCSP™

包)

低电源电压(2.1 V至3.6 V)

只需极少的外部组件

无外部RF开关/ IF滤波器

需要

RSSI输出

单端口天线连接

FSK数据速率高达76.8 kBaud

符合EN 300 220和FCC

CFR47第15部分

可编程频率,250 Hz

步骤使晶体温度漂移

没有TCXO可以补偿

适合跳频

绝对最大额定值

引脚分配

电路描述

CC1000的简化框图是

如上图所示。只有信号引脚所示。在接收模式下,CC1000配置为a传统的超外差接收器。该RF输入信号由低噪声放大放大器(LNA)并向下转换到中频(IF)的搅拌机(MIXER)。在中间频率阶段(IF STAGE)这个下变频信号被放大在喂食之前过滤解调器(DEMOD)。作为选择aRSSI信号,或IF信号后RSSI / IF引脚提供混频器。后解调CC1000输出数字引脚DIO上的解调数据。步是在片上提供的DCLK的数据时钟。在发射模式下,电压受控制振荡器(VCO)输出信号被馈送直接连接到功率放大器(PA)。该RF输出是频移键控(FSK)通过馈送到引脚DIO的数字比特流。内部T / R开关电路使天线接口和匹配非常容易。频率合成器产生本地振荡器信号被馈送到MIXER处于接收模式和PA中传输模式。频率合成器由晶体振荡器(XOSC)组成,相位检测器(PD),电荷泵CHARGE PUMP),VCO和频率分频器(/ R和/ N)。外部水晶必须连接到XOSC,并且只能连接到VCO需要外部电感。3线数字串行接口(CONTROL)用于配置。

外部组件很少CC1000的运行所需。一个典型应用电路如图所示下图.组件值显示在表格1。6.1入/输出匹配C31 / L32是输入匹配接收器。 L32也是直流电抗器偏。 C41,L41和C42用于将发射器与50Ω匹配。一个内部T / R开关电路使其成为可能将输入和输出连接在一起在RX和中匹配CC1000至50ΩTX模式。6.2 VCO电感除了之外,VCO是完全集成的对于电感器L101。匹配的组件值网络和VCO电感很容易使用SmartRF®Studio计算软件。6.3附加过滤额外的外部组件(例如RF

可以使用LC或SAW滤波器具体提高性能应用。另请参见“可选LC滤波器”p.36了解更多信息。6.4电源去耦电源去耦和滤波必须使用(未显示在应用电路)。安置和去耦电容的大小和电源滤波非常重要达到最佳性能。Chipcon提供参考设计(CC1000PP和CC1000uCSP_EM)表示应该非常密切地遵循。

CC1000通过简单的3线配置界面(PDATA,PCLK和PALE)。有28个8位配置寄存器,每个都由一个7位地址寻址。一个读/写位启动读或写操作。 CC1000的完整配置需要发送22个16位数据帧每个(7个地址位,R / W位和8个数据位)。完整所需的时间配置取决于PCLK频率。 PCLK频率为10

MHz完全配置以更少的方式完成超过46μs。将设备设置为电源向下模式需要发送一帧只有,在这种情况下,将少于2微秒。所有寄存器也是可读的。在每个写周期中,16位被发送PDATA线。七个最重要的每个数据帧(A6:0)的位是地址位。 A6是MSB(大多数地址的重要位)并被发送

作为第一位。下一位是R / W位(写入为高,读取为低)。中地址和R / W位转移PALE(程序地址锁存启用)必须是保持低位。然后是8个数据位转移(D7:0)。见下图。编程的时间也是如图4所示,参考表格2. PDATA上的数据时钟是在PCLK的负边缘完成。当8个数据位的最后一位D0时已加载,数据字已加载在内部配置寄存器中。配置数据存储在内部内存。断电期间保留数据模式,但不是当powersupply被关闭了。寄存器可以是以任何顺序编程。配置寄存器也可以由微控制器通过相同的方式读取配置界面。七个地址先发送位,然后将R / W位置低启动数据回读。 CC1000然后返回已寻址的数据寄存器。在这种情况下,PDATA用作输出并且必须是三态的(或设置为高n由开放收集器引脚的情况微控制器在数据回读期间(D7:0)。


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